3Dテレビに3D PCと、世間では3Dがはやりだが、半導体チップ上のトランジスターも3Dになる。今のトランジスターは、平面に作られている。でも、近い将来のチップは、立体に組まれたトランジスターを持つようになる。なぜなら、立体にしないと、これ以上トランジスターを詰め込むことができなくなるからだ。

ダム全体が小さくなると水門から水が漏れ始める

 「ムーアの法則」によれば、半導体チップに搭載できるトランジスターの数は、2年ごとに2倍になる。トランジスターの数が2倍になるということは、トランジスターがチップ上に占める面積が半分になるということだ。面積が半分になるということは、トランジスター同士の間隔が70%に縮むことを意味する。

 ところが、90nmプロセスあたりから、ムーアの法則が揺らぎ始めた。トランジスターを小さくすると、消費電力が激増するようになったからだ。原因は、トランジスターのかなめであるゲートとチャネルが小さくなりすぎて、リーク(漏れ)電流が急増したことにある。

 ゲートは文字通りトランジスターの「門」だ。水門(ゲート)が、ダム(ソース)から下の貯水池(ドレイン)へと水(電子)を流さないようにせき止めている。水門がしっかりしていれば、水漏れは起きない。ところが、プロセスが微細になり各パーツが小さくなると、水門(ゲート)を閉じても、水路(チャネル)に水(電子)が流れるすき間ができるようになった。

 短くなった水路(チャネル)を通って、ダムから貯水池へと漏れる。これを「短チャネル効果」と言い、漏れた水(電子)を「サブスレッショルドリーク電流」と呼ぶ。CPUやGPU(グラフィックスチップ)の消費電力を跳ね上げた原因の一つだ。そこで、今の半導体技術は、トランジスターのゲート(水門)を長いままに保っている。トランジスターの間隔を狭くする、つまり、ダムと放水池を含めた施設全体を小さくしても、水門(ゲート)の大きさはあまり変えないことで水漏れ(リーク)を抑えている。

 ところが、この方法にも問題がある。トランジスターの間隔は世代ごとに70%ずつ狭くなるのに、ゲートの長さはあまり短くできないからだ。だんだんと、ゲートは窮屈になり、32nmや次の22nmプロセスでは、何とか押し込んでいる状態だ。

 これは、ビルディングを建てることに、例えると分かりやすい。建物を建てる敷地の幅(トランジスターの間隔)は、2年ごとに70%へと縮めて敷地面積を半分にしなければならない。ところが、その敷地に建てるビルディング自体は、あまり小さくできない。すると、ある時点で、ビルが敷地に収まらない時が来てしまう。今は、入らなくなる境目が15nmプロセスになりそうだと言われている。

半導体業界の指標であるITRSをベースに、新技術の予測導入時期を加えた図。左上が通常のプロセス技術であるバルクのトランジスター、左下がAMDやIBMが使っているSOIのトランジスター。右の3Dトランジスターは、バルクやSOIと全く構造が違う。中央は、3Dトランジスターと並んで期待されている改良型SOI。
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