Intel Developer Forum 2010(IDF)では、やはり次期マイクロアーキテクチャー「Sandy Bridge(開発コード名)」の解説が注目を集めていた。セッションの会場は満席となり、入場を制限していたくらいだ。

 Sandy Bridgeは、基本的に現行製品Core iシリーズのマイクロアーキテクチャーである「Nehalem(開発コード名)」を踏襲する。大きく変わるのはグラフィックス機能やメモリーコントローラーなど、これまでチップセットに担わせてきた機能をCPUに統合することだ。現行のCore i5などでもグラフィックスを統合していると思われるかもしれないが、現行はマルチチップモジュールと呼ぶパッケージング技術を用いて、2個のシリコンチップを1個のパッケージに収めているにすぎない。機能的には2チップ構成とほとんど変わらないのである。

 これに対しSandy Bridgeにおける「統合」は、機能面でも違いを見せる。具体的にはCPUとグラフィックス機能がキャッシュメモリーを共有することで、両者間のデータ転送能力を大幅に引き上げている。CPUのそれぞれのコアとグラフィックス、およびI/O制御や電力制御などを司る「System Agent」がリング状のバッファーで結ばれている。リングバッファーの転送能力は、リングバッファーの動作周波数が3GHzの場合に1コネクション当たり96GB/秒に達するという。

 共有するキャッシュメモリーには「Last Level Cache(LLC)」という名称が与えられている。明確には語らなかったが、Nehalemと同じL3キャッシュであると考えられる。LLCはバンク構造で、LLCとコアの間もリングバッファーでつながっている。コア数に応じてバンク構成を変えることにより、4コアの場合で最大192GB/秒、2コアの場合で最大384GB/秒でコアとLLC間の転送が可能になる。これによって、キャッシュヒット時の遅延を短くしている。System Agentがリングバッファーに接続していることにより、I/O性能の向上にも寄与しているという。

 統合度を高めたことにより、Turbo Boostの効かせ方も変わった。CPUとグラフィックスでともにTurbo Boostが有効になっただけでなく、両者が同時にフル回転するような処理はあまりないことから、TDPの余裕も大きくなり、これまでより有効にTurbo Boostが効くという。さらに、Sandy Bridgeに搭載する「次世代Turbo Boost」は、NehalemのTurbo Boostよりも効かせる幅を広げている。TDPまでの余裕を算出する際に、これまでは動作周波数を高めたときの発熱量がすぐに最大に達するとして計算していた。しかし実際には、ユニットが動作してから発熱量が最大に達するまでに時間がある。その分をさらにTurbo Boostに回すことによって、TDPの制約を超えて動作クロックを高めることができるという。

RISC命令のままキャッシュに保持、メモリー入出力を倍増

 コアの内部に目を向けると、命令パイプラインの構成などはNehalemとほとんど変わっていない。とはいえ、細かな変更点はいくつか散見される。命令パイプラインのうち、(1)フロントエンド部、(2)Out-of-Order部、(3)命令実行部、(4)メモリークラスター部のそれぞれで強化点がある。

 まず命令パイプラインのフロントエンド部には、RISC型命令に変換した後の状態を保持する「Decoded Uop Cache」を装備した。IntelのCPUでは、Pentium Pro以来、x86の命令を内部でRISC型の命令「Uop」に変換してから実行する形態を採用している。今まではアクセスに時間がかかるメモリーや2次キャッシュへのアクセスを軽減するために、x86命令の状態でキャッシュメモリーに保持していた。これを命令キャッシュと呼ぶ。

 Sandy Bridgeでは命令キャッシュは保持しつつ、さらに内側でUopをキャッシュするようにした。言わば“0次キャッシュ”である。典型的なアプリケーションの場合、80%程度キャッシュにヒットするという。Decoded Uop Cacheの導入により、命令デコーダーの動作が減ることになり、消費電力でも処理性能でも有利に働くという。併せて分岐予測機構を全面的に見直し、分岐の履歴情報を大幅に増やし、分岐ターゲットの数を倍増させた。

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