ケイデンス、TSMCと協業し、5nm FinFET技術革新を加速、次世代SoC製品の設計が可能に

 

○要旨:

 ・ケイデンスのデジタル設計、サインオフ検証およびカスタム/アナログ設計ツールが最新のDRMおよびSPICE認証を取得、またケイデンスIPがTSMCの5nmプロセステクノロジーにおいて利用可能となり、モバイル、HPC、5G、AIアプリケーション設計を促進

 ・TSMCとの継続的な協業により、従来のオンプレミスな環境とクラウドベース環境双方に対応するケイデンスIP、および統合ツール、フロー、メソドロジーを提供

 ・既に複数のお客様が、ケイデンスのツール、フロー、IPを使用し、TSMC 5nm プロセステクノロジー上で実製品設計のテープアウトに成功

 ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、4月22日(米国現地時間)、TSMC 5nm FinFET プロセステクノロジー上で開発されるモバイル、ハイパフォーマンスコンピューティング(HPC)、5G、AIアプリケーション向け次世代システムオンチップ(SoC)顧客デザイン製品の実現に向け、TSMCと協業したことを発表しました。

 協業の一環として、ケイデンスのデジタル設計、サインオフ検証、およびカスタム/アナログ設計ツールが、Design Rule Manual(DRM)およびSPICE v1.0認証を取得し、ケイデンスのIPがTSMC 5nm プロセスで利用可能となりました。また、ツール、フロー、メソドロジーを特長とするプロセスデザインキット(PDK)も従来のオンプレミス環境およびクラウドベース環境双方にて利用可能になりました。既に複数のお客様が、ケイデンスのツール、フロー、IPを使用してTSMCの5nm プロセステクノロジー上で実製品設計のテープアウトを完了しています。

 ケイデンスの先端ノード向けデジタル設計フルフローおよびサインオフソリューションの詳細については、 http://www.cadence.com/go/tsmc5nmds をご参照ください。

 ケイデンスの先端ノード向けカスタム/アナログ設計ソリューションの詳細については、 http://www.cadence.com/go/tsmc5nmca をご参照ください。

 ケイデンスIPの詳細については、 http://www.cadence.com/go/tsmc5nmip をご参照ください。

 ※以下は添付リリースを参照

 

 

リリース本文中の「関連資料」は、こちらのURLからご覧ください。

添付リリース

https://release.nikkei.co.jp/attach_file/0508290_01.pdf