前回は、米インテル(Intel)が2019年4月2日(現地時間)に発表した第2世代Xeon Scalable Processors(Xeonスケーラブル・プロセッサー、以下第2世代Xeon SP)、Xeon D-1600シリーズ、「Agilex FPGA」の概要を説明した。今回は、目玉製品である第2世代Xeon SPの改良点を解説する。

 「Cascade Lake-AP(カスケードレイクAP)」の開発コード名を持つ第2世代Xeon SPは、初代Xeon SP(開発コード名はSkylake-SP)のマイクロアーキテクチャー(内部設計)を引き継いでいるが、回路の改良などによりCPUやメモリーの動作周波数(クロック周波数)を引き上げた。

 また、2個のダイ(半導体本体、CPUの製造単位のこと)を1個のパッケージに封入する、Xeonとしては新しい実装方法を採用したことで、CPU1個当たりのコア数を増やした。さらに、新命令セット「DL Boost」を搭載した。これは、音声認識や画像認識などサーバー側でAI(人工知能)的な機能を実装するときに活用する深層学習(ディープラーニング)の推論時の性能を大幅に引き上げられる命令セットだ。

米インテルが発表した第2世代Xeonスケーラブル・プロセッサーの9200シリーズは1個のパッケージに2個のダイを格納している
(出所:米インテル)
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遅れに遅れた製造プロセスの開発

 機能の詳細の前に、インテルのプロセッサー開発計画について説明しておこう。

 従来インテルは、同社が「チックタック」と呼ぶ開発体制を取っていた。これは、最先端の製造プロセスルールを前の世代のマイクロアーキテクチャーで導入し、製造プロセスルールが安定してきたところで新しいマイクロアーキテクチャーを導入することを交互に繰り返す戦略だ。振り子時計がチクタクと時を刻む様子からこう呼んでいた。

 一般に、製造プロセスが進化(微細化)すると、同じ面積のダイに実装できるトランジスター数が増やせるようになる。増えたトランジスターで機能を向上させたり、性能を引き上げたりできるほか、微細化で低消費電力化も実現しやすくなる。

 しかし、2015年に14nm世代の製造プロセスを導入してから、インテルは新しい製造プロセスルールの導入に手間取っている。2019年4月時点で、次世代の10nmプロセスルールで製造したプロセッサーの大量出荷に至っていない。

 当初の製品計画では、既に10nm世代の新しいアーキテクチャーになる開発コード名「Ice Lake(アイスレイク)」のプロセッサーが出荷されているはずだった。2019年4月現在では、PC向けの10nm版プロセッサーを2019年末までに量産出荷し、データセンター向け(サーバー向け)の量産出荷は2020年という計画になっている。

回路の改良で周波数を引き上げた

 インテルはこうした製造プロセスルール切り替えの遅れに対応すべく、PC向けには14nmプロセスで製造した第6世代Core(開発コード名はSkylake)の後に、開発コード名「Kaby Lake」「Whiskey Lake」という同じ14nm、同じマイクロアーキテクチャーのCPUを投入してきた。いずれも、製造プロセスが同じでも、より高い周波数で動作するように回路を改良した点が特徴だ。

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