米Tileraは米国時間の8月20日,演算コアを64個搭載する組み込み用プロセサ「TILE64」を発表した。1万個ロット時の単価は435ドルから。既に出荷を開始している。

 Tileraは,マサチューセッツ工科大学(MIT)における研究成果を商業化するため,2004年10月に設立された新興企業。MITのAnant Agarwal氏が1996年に開発したメッシュ構造マルチコア・アーキテクチャをベースに,プロセサを研究してきた。同氏の研究プロジェクト「Raw」は米国防総省高等研究計画局(DARPA)と全米科学財団(NSF)から数百万ドルの資金援助を受け,2002年に同アーキテクチャ・ベース初の試作マルチコア・プロセサと関連ソフトウエアを開発した。

 TILE64は,マルチコア・プロセサ製品系列「Tile Processor」として第一弾の製品。メッシュ構造アーキテクチャを採用しているため,同製品系列のプロセサは搭載コア数を数千個まで増やすことが可能という。

 TILE64の特徴は,「intelligent Mesh(iMesh)」と呼ぶ内部配線技術。Tileraによると,一般的なマルチコア・プロセサはコア間の接続を集約させるので,やり取りするデータが増えると1カ所に集中し,情報がスムーズに流れなくなるという。それに対しiMeshは,各コアに通信用スイッチを設け,コア同士が直接データを交換できるよう2次元的に配線した。これにより,データ帯域幅が拡大し,コア間の接続距離が短くなるうえ,目的に合わせてコアの数も増減することができる。

 TILE64に搭載した64個のコアは,いずれも汎用のプログラム可能な演算コアで,コアごとにLinuxなどのOSを独立して動かせる。各コアにレベル1(L1)/L2キャッシュ・メモリーを搭載し,L3キャッシュも分散して設けた。「TILE64の性能は,米Intelのデュアルコア版Xeonに比べ処理速度が10倍,消費電力当たりの処理速度が30倍高く,米Texas Instruments(TI)のDSP『TMS320DM648』に比べ処理速度が40倍高い」(Tilera)。

 さらにTILE64は,DDR2メモリー・コントローラ(4個)に加え,10Gbps XAUI(2個)や10Gbps PCIe(2個),1Gbps Ethernet RGMII(2個)といった入出力インタフェース,コンパクト・フラッシュやハード・ディスク装置に接続できるプログラミング可能な入出力インタフェースも備える。Tileraは,単一LSIで最大20GbpsのL4~L7サービス,放送画質のストリーミング映像2本,ハイビジョンH.264エンコード,ハイビジョン対応ビデオ会議ストリーミング映像10本以上の処理が可能としている。

 Tileraは,同プロセサ用の開発環境「Multicore Development Environment(MDE)」も用意し,Eclipseベースの統合開発環境(IDE),ANSI標準Cコンパイラ,シミュレーション用モデル,コマンドライン用インタフェース,デバッグ/プロファイル用ツール,各種ライブラリを提供する。

 当初Tileraは,TILE64をネットワーク/デジタル・マルチメディア機器向けに展開していく。既に10社以上が同プロセサの採用を決めたという。Tileraは,36コアおよび120コアのプロセサも計画している。

 米メディア(internetnews.com)によると,TILE64は毎秒5000億個の命令を処理可能で,動作周波数は600M~1GHzという。

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