ソニーグループ(ソニーセミコンダクタソリューションズとソニーセミコンダクタマニュファクチャリング)は、DRAMを積層して1チップ化したCMOSイメージセンサー(撮像素子)の製造プロセスについて、「IEDM 2017」で発表した。同素子に関しては、ISSCC 2017で初めて発表し、既にスマートフォンに採用済み。製造プロセスを明らかにするのは今回が初めてである(関連記事)。

 高機能のスマホ向け撮像素子では、上部に裏面照射型の撮像部を、下部にロジック回路部を積層した2層構造を採ることが一般的である。今回は、撮像部とロジック回路部の間にDRAMを積層して3層構造にしている。つまり、上から撮像部、DRAM、ロジック回路となる。

DRAM積層のイメージセンサー(図:ソニー、以下同)
DRAM積層のイメージセンサー(図:ソニー、以下同)
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 DRAMを積層したことで、非常に高速な撮影が可能になる。例えばISSCC 2017で発表したものは、1920×1080画素、960フレーム/秒で動画を撮影できた。

上がDRAM積層品で撮影した場合。高速に移動する物体でも、歪みのない写真を撮れる。一方、従来の撮像素子では、高速物体を撮影すると写真が歪む。
上がDRAM積層品で撮影した場合。高速に移動する物体でも、歪みのない写真を撮れる。一方、従来の撮像素子では、高速物体を撮影すると写真が歪む。
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