「採択論文件数で中国が日本を抜いた」(関連記事1)―2018年のISSCC(2月11日~15日に米サンフランシスコで開催)は、数年後に日本人が振り返ってみた時、1つの分水嶺として思い返される出来事となろう。そうなってしまった要因の1つとして筆者が考えるのは、かつて、日本の半導体メーカーが得意としていた低電圧・低消費電力SoC、画像処理プロセッサーに関するセッションがISSCCから姿を消してしまったことにある。

すでに周波数競争も低電圧化競争も終了

 2000年台初頭、熾烈な周波数競争が繰り広げられたものの、2004年に米Intel社が5GHzのx86プロセッサーの開発を中止したことで、周波数競争は唐突に終わってしまった(関連記事2)。いわゆる「電力密度クライシス」が現実のものとなり、各社は低電圧化・低消費電力化へと一斉に舵を切った。プロセッサーロジックの動作電圧(VDD)は1.0Vを下回るようになった。その後、動作電圧は、MOSトランジスタのしきい値電圧(VTH) (約0.5V)近傍にまで達し、さらにその下をうかがうようになったのは2010年台初頭のことである。当時のスマートフォンの爆発的な普及がそれを加速させた。

 しかし2015年、ISSCCで英ARM社が0.2V台で動作するプロセッサーを発表したことで1)、低電圧化競争も事実上の終結を迎える。これ以降、「0.**Vで動作するプロセッサー」といったタイトルで最低動作電圧(Vmin)を競う論文は急速に姿を消した。

 2018年、従来的な(特にASIC設計の)プロセッサーロジックに関する低消費電力化技法は既にありふれたものとなった。単にそれを使って頑張ってSoCを作りました、というだけではISSCCの論文にはならない。

図1● ISSCC 2018 Session 2.7でのIntelの発表資料2)

 そうした、既にありふれた低消費電力化技法の最たるものが電源領域の細分化である。その典型例として今回のISSCCでIntelが発表した資料を示す(図1)。SRAMとプロセッサーロジックとでは(Vmin)が異なり、概して言えば、SRAMの(Vmin)が若干高い。SRAMとロジックの電源を分離し、それぞれに最適な電圧で動作させたほうが効率的である。また、ロジック部はそれぞれの機能・役割ごとにブロック化されている。ブロックごとに電源を分かち、主電源との接続スイッチをそれぞれ設けて、そのブロックが使用されるときに限ってONにすることで、リーク電流を削減し低消費電力化を達成している(いわゆる「パワーゲーティング:Power Gating(PG)」である)。

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