Willy Chen氏。日経テクノロジーオンラインが撮影。
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 台湾TSMCは、7nm FinFETプロセスのビジネス状況や設計フローに関して、54th Design Automation Conference(2017年6月18日~22日)と同じ米国オースチンで開かれたイベント「Designing with Leading-Edge Process Technology, CPU Cores and Tools」(米Synopsys社と英ARM社、TSMCが6月19日に共催)において語った。登壇したのは、昨年および一昨年と同じくWilly Chen氏(Deputy Director, Design & Technology Platform)である。

 同氏は10nm FinFET(N10)の量産がFab 12およびFab 15(共に台湾にあるGIGA FAB)で始まったことを述べた後で、7nm FinFET(N7)の最新状況について説明した。昨年はN7で20件以上の契約を結んだとしていたが(関連記事:TSMCが語った7nmの今、すでに20件以上の契約)、今回のプレゼンでは、契約数は30件以上になり、15件が2017年中にテープアウト(設計完了)するとのことだった。リスク量産は2017年第2四半期中に開始するとしていた。これまでTSMCの先端プロセスは主にスマートフォン向けSoCがターゲットだったが、N7ではスマホと並び高速コンピューティングもメインターゲットとしている。

N7の設計フロー。TSMCのスライド。
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 続いて同氏は、N7の設計フローについて説明した。N7はN10と同じくフルカラー(トリプルパターニング)のプロセスで、設計フローを構成するEDAツールはトリプルパターニングを考慮した処理を行う。同氏によれば、N7の設計フローで特に重要なポイントは2つあるという。1つはチップの高密度化に効くカットメタルをサポートすること。配線ツールなどにカットメタル対応が対応が必要だとした。もう1つは、信頼性を考慮したシミュレーションが実行できることである。セルフヒーティングや経年劣化を考慮できる回路シミュレーターが必要とのことだった。

カットメタルの効果。TSMCのスライド。
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