講演する粟野 皓光氏 日経エレクトロニクスが撮影。
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  京都大学は、モンテカルロ法を使うICのタイミング解析で新たな技術を開発した。この技術を使うことで、数千ものばらつき変数を同時に扱えるうえに、従来の14~300倍も高速に解析を行えるという。同技術を53rd Design Automation Conference(DAC 2016、6月5日~10日に米国オースチンで開催)のセッション69「DESIGN UNDERVARIATION: HOW DO YOU VERIFY TIMING?」において発表した(写真)。論文タイトルは「Efficient Transistor-level Timing Yield Estimation via Line Sampling」(論文番号69.3)である(日経エレクトロニクスによるリード)。

 微細化が進み、トランジスタの特性ばらつきの影響はますます深刻となってきた。回路の不良率を低減するためには、IC中のクリティカルパスを構成する全てのトランジスタに対して、しきい値やキャリア移動度、ゲート酸化膜厚等、様々なばらつき要因を考慮してモンテカルロシミュレーションを行い、歩留まりを保証する設計が欠かせない。従来から、メモリセルの最適設計に向けて、モンテカルロ法を効率化する方法は提案されていたが、同時に考慮できるばらつき変数は20~30個程度が上限だった。

 考慮できるばらつき変数の上限がこの程度だと、論理回路のクリティカルパスのタイミング解析へのモンテカルロ手法の適用は現実的ではない。クリティカルパスは典型的には数10〜100ゲートからなる。各ゲートは平均的に4~5トランジスタ程度で構成される(例えば2入力NANDゲートは6トランジスタ)とすると、50ゲートからなるパスのトランジスタ数は200〜250個になる。

 1つひとつのトランジスタそれぞれについて、しきい値や移動度等の複数のばらつき要因があり、さらに、ゲート間の配線もばらつくため、1つのクリティカルパスのばらつき変数(≒ばらつき要因×トランジスタ数)が1000個を超えることはそれほど珍しくない。今回、我々(京都大学)が開発した技術は、モンテカルロ法において2000個を超えるばらつき変数を同時に扱うことが可能で、さらに、従来手法よりも効率的な計算ができるという、2つの特徴がある。この技術を使うことで、クリティカルパスのタイミング不良率を高精度かつ高速に算出できる。

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