台湾TSMCは、16nm FinFET+プロセス(N16FF+)および10nm FinFETプロセス(N10FF)を前提にした設計フローについて講演した。例えば、N10に関しては、製品ライクな検証用チップの第1弾がテープアウトしているという。この検証用チップには、4コアの「ARM Cortex-A57」などが集積されている。

講演するTSMCのWilly Chen氏
日経エレクトロニクスが撮影。
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 今回の講演は、米Synopsys社と英ARM社、台湾TSMCが共催したイベント「Collaborating to Enable Design with 16-nm and 10-nm FinFET」(52nd Design Automation Conference(DAC 2015)会場近くのホテルで2015年6月8日に実施)で行われた。登壇したのは、TSMCのWilly Chen氏(Deputy Director, Design & Technology Platform)である(写真)。

 16nm FinFET+プロセスの設計フローに関しては、昨年、同社のReference Flowでのサポートが発表された(図1)。なお16nm FinFET+プロセスは、当初の16nm FinFETプロセスの改良版で、フィン形状の変更などにより15%性能を向上させたとしている(日経テクノロジーオンライン関連記事)。

図1●Reference Flowの推移
TSMCのスライド。
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