「2013 Symposium on VLSI Circuits」(2013年6月12~14日、京都市)では、Session 19「Clocking and Memory Interface」とSession 22「Wireline transceiver」の2つのセッションで、有線通信技術が発表された。高速シリアル通信インタフェース関連が3件、クロック関連が4件、近年増加しつつあるメモリ・インタフェースに関する報告も3件採択された。以下では、Session22で発表された10Gビット/秒帯のシリアル有線通信インタフェースの技術発表を紹介する。

 最初の2件(講演番号C22-1と同C22-2)は、近年注目度が高まっているIIR型のDecision Feedback Equalizer(DFE)とA-D変換器ベースのDFEに関する米Texas A&M Universityからの発表である。2009年ごろから発表され始めたこれらのイコライズ技術は、この数年で技術開発が大きく進んできた。

 講演番号C22-1で発表されたIIR型構成のDFEは、2005年ごろにFIR型から始まった高速シリアル通信用DFEに比べて1/5程度の消費電力で5タップ程度のイコライズを実現している。このIIR-DFEは符号間干渉(ISI)を二つの成分(Short tailとLong tail)に切り分け、各時定数に応じた二つのIIRフィルタでそれぞれISIを除去している。このDFEはハーフレートで構成され、35dBの伝送劣化を10mW以下の電力で波形補正することに成功した。

 同大学からのもう一つの発表は、イコライザを混載した6ビット(実効4.56ビット)のSAR型A-D変換器であり、10Gサンプル/秒の変換速度を実現している(講演番号C22-2)。従来、複雑なイコライズやクロック再生をデジタル領域で処理する目的で高速A-D変換器を搭載したレシーバ回路が登場したが、今回の発表はA-D変換器自身にイコライザを組み込むことでデジタル処理の負担を減らすという、逆転の発想に基づく。後段のDSPとアナログ・インタフェース部分での処理の負荷配分によっては、この方式も興味深いだろう。聴講者からは、デジタル領域のDFEの補助に使う場合、A-D変換器に組み込まれたDFEでの補正エラーによって正しく補正しきれなくなる恐れはないか、といった質問が投げかけられた。

 従来採用されてきた高速フラッシュ型A-D変換器に比べて低電力を強みとするSAR型A-D変換器を採用した点も、興味深い。各ビットの逐次比較処理サイクルにDFEによる補正量を加算するサイクルを追加することによって、イコライズ処理を組み込んだ6ビットSAR型A-D変換器を実現している。今後も、A-D変換器の進化に伴って多彩な高速インタフェースが進化することになりそうだ。

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