図1 基調講演に登壇した東芝メモリの大島氏
講演タイトルは「Meeting Application Needs with a New Generation of Advanced Storage Technology」。(撮影:シリコンバレー支局)
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 東芝メモリはフラッシュメモリー関係で世界最大級のイベント「Flash Memory Summit(FMS) 2019」(2019年8月6~8日、米サンタクララ)においてさまざまな新技術や新製品を紹介した。NANDフラッシュメモリーの多値化(5ビット/セル)や大容量化、超小型のSSDフォームファクター、Ethernet直結型SSDなどである。

 フラッシュメモリー関係で世界最大級のイベント「Flash Memory Summit(FMS) 2019」(2019年8月6~8日、米サンタクララ)。その基調講演に、東芝メモリ SSD応用技術技師長の大島成夫氏が登壇した。同社が強みとするNANDフラッシュメモリーやSSDの大容量化・高速化に向けた次世代技術を明らかにした(図1)。多値化(5ビット/セル)や新たな超小型SSDのフォームファクター(形状)など、さまざまな新技術や新製品を紹介した。

多値化技術は5ビット/セルへ

 NANDフラッシュメモリーは微細化の他、3D(3次元) NANDのような積層技術や多値化などによって、容量を増やしてきた。多値化に関しては、SLC、MLC(2ビット/セル)、TLC(3ビット/セル)と増えていき、現状ではQLC(4ビット/セル)に達した。その次として、東芝メモリは5ビット/セルのPLC(Penta Level Cell)を見据えた新技術を開発中という。同技術では、周辺回路技術の改善やプロセス工程の追加による特性ばらつきの抑制でしきい値電圧の分布幅を従来よりも狭めた。分布幅を狭めた分、多値化につなげる考え。ただしPLCは検証中の段階にあり、5ビット(32種類のしきい値電圧)で書き込んだ段階にとどまる。そのため、しばらく先の技術と位置付ける。

 むしろこの技術をTLCやQLCのNANDフラッシュメモリーに適用するのが先とみる。しきい値電圧の分布幅を狭めた分、TLC品やQLC品の高速化や信頼性の向上につなげることができるという。例えば、QLCにおいて、P/Eサイクル(書き換え回数)で「3000回とTLC並みの回数を達成できるかもしれない」(大島氏)。時期は未定だが実用化の際は、前述の製造プロセスに追加した工程を「できれば省きたい」(同氏)とする。

容量を2倍にする新技術も

 加えて、大容量化に向けた新技術「split memory cell」を紹介した(図2)。これは、メモリーセルを分割し、容量を2倍にする技術である。同技術は、東芝メモリの3D NANDフラッシュメモリー(BiCS FLASH)の「第7世代か第8世代で導入するかもしれない」(大島氏)という。

図2 「split memory cell」技術の概要
大容量化に向けた新技術として紹介した。(出所:東芝メモリのスライド)
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 3D NANDメーカーは一般に、積層数で世代を表現する。東芝メモリであれば、現行製品は第4世代で96層品である。「積層数の詳細は明かせないが、5~7世代までの積層数の実現は見えている。split memory cellを導入するなら、7~8世代あたりではないか」(同氏)とする。

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