ICの多機能化や消費電力削減のために、ICのクロック数は増える一方である。これに伴い、IC設計のタイミング制約の数が増えたり、制約の内容が複雑になったりしている。タイミング制約に誤りがあると、それに基づいて設計したICは正しく動作しない。設計と同様にタイミング制約の検証は不可欠である。特に車載ICのように高信頼性が要求される設計では、タイミング制約の網羅的な検証手法が求められている。

 こうした状況を背景にして、タイミング制約の新たな検証手法を、ルネサス エレクトロニクスと米Excelliconが提案し、エレクトロニクス/半導体設計の国際イベントである「56th Design Automation Conference:DAC 2019」(6月2~6日に米国ラスベガスで開催)で発表した。登壇したのは、ルネサスの湯ノ口 希氏(ブロードベースドソリューション事業本部 共通技術開発第二統括部 デジタル設計技術部)である。講演タイトルは「Coverage Improvement of Assertion Based SDC Verification at Early Design Phase」(講演番号 DT 8.1)だった。なお、一般にICのタイミング制約はSDC(Synopsys Design Constraint)と呼ばれるフォーマットで記述される。

登壇した湯ノ口 希氏。日経 xTECHが撮影
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 湯ノ口氏によれば、タイミング制約を検証する手法やEDA(Electronic Design Automation)ツールはいくつか知られている。しかし、制限があったという。例えば、ルールベースのチェック手法やフォーマル検証手法では、設計意図から規定された制約が検証できず、検証カバレッジに問題があった。また、レイアウト設計後にSDF(Standard Delay Format)情報をアノテートする実遅延シミュレーションという検証手段では、レイアウト後の検証になるため、そこで誤りが見つかると、大きな手戻りが発生し、開発期間が一気に延びてしまう。

既存手法には制限があった。ルネサスのスライド
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