ルネサス エレクトロニクスと日立産業制御ソリューションズ、メンター・グラフィックス・ジャパンは、アナログICのレイアウト設計結果を検証する新手法を築き、エレクトロニクス/半導体設計の国際イベントである「56th Design Automation Conference:DAC 2019」(6月2~6日に米国ラスベガスで開催)でポスター発表した。ルネサスは2018年からこの手法を製品開発で使っており、従来手法に比べて80%工数を削減できることを確認している。

北城 三郎氏(右端)。日経 xTECHが撮影
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 発表者はルネサスの北城 三郎氏(ブロードベースドソリューション事業本部 共通技術開発第二統括部 デザインオートメーション部 主管技師)で、タイトルは「Comprehensive Analog Layout Constraint Verification for Matching Devices」(ポスター番号 124.2)である。アナログICでは、トランジスタ(デバイス)単体の特性を確保するとともに、近くに置いた複数のトランジスタの特性を揃えることが求められる。このため、設計の際には、近くに置いた複数のトランジスタの位置関係に制約(以下、マッチング制約)が生じる。今回の手法は、マッチング制約が守られているかどうかをチェックするものである。ルネサスでは、13種類のマッチング制約を守ることになっているという。同氏によれば、9種類は一般的な制約、4種類はルネサスに固有の制約とのことだった。

13種の制約をチェック。ポスターの一部を転載
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