ソニーLSIデザインは、新たなクロック設計技術を開発した。クロックはICの中でも消費電力が大きな回路で、今回の技術を使えば、ほとんどのICのクロック消費電力を低減できるという。開発した技術を紹介する講演が、エレクトロニクス/半導体設計の国際イベントである「56th Design Automation Conference:DAC 2019」(6月2~6日に米国ラスベガスで開催)で行われた。この講演は、DAC 2019のベストプレゼンテーション(Back-end Silicon Design部門)に選ばれた 。

授賞式の長谷川尚氏(左から3番目)。中央2人が受賞者。脇2人は授賞者。日経 xTECHが撮影
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 登壇したのは、同社の長谷川尚氏(第1技術部門アナログデザインソリューション2部4課 統括課長)である。講演タイトルは「A Hybrid Clock Tree with Multi-spine using Automated Design Methodology for Low Cost and Low Power Complex LSIs」(講演番号 DT 38.5)だった。同氏によれば、MPU(マイクロプロセッサー)やスマートフォン向けのアプリケーションプロセッサーSoCなど、ある程度の大きな消費電力を許容できる高速ICでは、伝統的なクロック設計手法「CTS:Clock Tress Synthesis」に代わって、SpineやFish Boneと呼ばれるかなり幅広のクロック配線を設ける手法が一般的になっている。SpineやFish BoneをサポートするEDAベンダーも多いという。

ある程度の消費電力が許される高速ICでは、SpineやFish Boneと呼ばれるかなり幅広のクロック配線を使う手法が主流になっている(左)。一方、ほとんどのICでは、伝統的な「CTS:Clock Tress Synthesis」(クロック木)を使うことが多い(右)。今回のソニーLSIデザインの手法は右側のほとんどのIC向けである。ソニーLSIデザインのスライド
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