本記事は、応用物理学会発行の機関誌『応用物理』、第87巻、第12号に掲載されたものの抜粋です。全文を閲覧するには応用物理学会の会員登録が必要です。会員登録に関して詳しくはこちらから(応用物理学会のホームページへのリンク)。全文を閲覧するにはこちらから(応用物理学会のホームページ内、当該記事へのリンク)。『応用物理』の最新号はこちら(各号の概要は会員登録なしで閲覧いただけます)。

先端半導体デバイスの代表例であるCMOSロジック回路やフラッシュメモリに用いられるトランジスタは、スケーリング(寸法縮小)の進展とともに2次元から3次元構造へと進化している。構造の微細化・3次元化に伴い、デバイス製造工程で重要な役割を担うプラズマ加工に求められる精度や速度も高度化しており、基礎に根ざした理解と対応が求められている。本稿では、先端半導体デバイス製造におけるプラズマ加工技術の研究開発の現状と、プラズマ加工によるデバイス表面での欠陥層形成機構とそれらがデバイス特性・信頼性劣化へ与える影響について俯瞰(ふかん)する。

 CMOS(Complementary Metal-Oxide-Semiconductor)ロジック回路用トランジスタ(MOS Field-Effect Transistor:MOSFET)やNAND(Not AND)フラッシュメモリ用浮遊ゲート型FETに代表される半導体デバイスは、「集積度が2年ごとに倍増する」ことを予測したムーアの法則1)に従い進化してきた。さらに近年、最先端のトランジスタ構造は、2次元平面型から3次元立体型へと変化している。ロジック回路用MOSFETでは、ゲートを縦横3方向から取り囲むフィン構造2~4)が導入され(FinFET、図1(a))、さらに複雑な積層ナノワイヤ構造5)(Gate All Around FET: GAA FET、図1(b))への移行も予測されている。また、NANDフラッシュメモリでは、単位面積当たりのトランジスタ数(メモリ密度)最大化のため、高アスペクト比(High Aspect Ratio: HAR)の孔内縦方向にトランジスタを並べた構造(3D-NAND構造、図1(c))6)が主流となり、その積層数も年々増加している。これらトランジスタの寸法は現在20nm程度まで微細化しており、高性能デバイスの実現には、3次元構造加工や薄膜堆積、複数の異材料界面形成など、原子スケールでの精密なプロセス制御が求められる。

図1 代表的な先端CMOS/メモリデバイスの3次元構造。
(a)FinFET、(b)GAA FET、(c)3D-NANDフラッシュメモリのフラッシュセルとメモリアレイ。
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 半導体デバイス製造の主要工程の1つであるプラズマエッチング加工においても、近年のデバイス構造の進化に伴い研究開発の方向性が多様化している。さらに、加工時のプラズマ暴露そのものがデバイス材料表面に形成する数nm~原子スケールの構造・元素組成変化を誘発し、デバイス性能・信頼性に影響を与える状況になってきた。複雑な極微3次元構造加工の高精度化(高精度加工性)とデバイス性能への影響の最小化(低ダメージ性)を両立しつつ、必要なスループット(高生産性)を確保するプロセス開発・設計指針が極めて重要となっている。

 我々は、プラズマ物性・加工技術の基礎と、プラズマ加工が種々のデバイス・材料の性能と信頼性に及ぼす影響に関する研究に携わっている。近年はプラズマ暴露(正イオン照射)により発生するシリコン系半導体・絶縁体表面の原子スケールでの欠陥形成過程に着目してきた。実験的・計算的アプローチを通じ、欠陥形成による材料の構造・元素組成・物性変化やデバイス性能・信頼性に与える影響、つまりプラズマとデバイス材料表面の相互作用の解明とその制御を目指している。

 本稿では、先端CMOS/メモリデバイス作製に用いられているプラズマ加工技術の動向と、プラズマ暴露に起因するデバイス材料表面での欠陥形成やデバイス特性変化に関する研究成果を紹介する。本稿が、読者のプラズマとデバイス材料表面の相互作用に関する理解を深め、高性能・高信頼性半導体デバイスのプロセス設計における課題解決や今後の指針策定に寄与することを願っている。

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