1. はじめに

 第65回応用物理学会春季学術講演会が早稲田大学西早稲田キャンパスで3月17日~20日に開催された。その中から筆者が興味を持った講演を報告する。第8回は、シンポジウム「日本の半導体産業・研究の明るい未来を描く」から、ソニーセミコンダクタソリューションズ社の閨宏司氏による「最新のイメージングデバイス技術とセンシングへの展望」と題した発表について報告する(発表番号:19p-G201-2)。以降では、閨氏の発表の概要を紹介する。

2. 積層CMOSイメージセンサー

 積層CMOSイメージセンサー(CIS)はスマートフォン向けに広く普及してきた。その理由は、小型化と高画質を両立しやすいことにあった。近年では、ローリングシャッターひずみを抑制するためにフレームレートを高めたCISや、個人認証などのアクティブセンシング用途向けに近赤外線高感度のCISの開発も進んでいる。以降では、従来のカメラ向け、およびセンシング向けのCISについて、デバイス技術の動向と展望を述べる。

2.1 3層構造でひずみを抑制

 従来の積層CISは上層にピクセル(画素)、下層にロジックを重ねた2層構造である(図1の左)。この積層構造により、CISチップの小型化が可能になった、しかし、信号の読み出し速度はインターフェースで律速され、ローリングシャッターひずみが生じてしまう。

 この問題を解決するために、ピクセルとロジックの間にDRAMを挟んだ3層積層構造が開発された(図1の右)。DRAMに、ピクセルから読み出されたデータを一時保存する。このDRAMからデータを読み出すため、読み出し速度がインターフェースで律速されない。

図1 従来のCISと3層積層CIS
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 高速で低消費電力の特性を持つ大容量DRAMを積層し、1930万画素サイズの静止画1枚を1/120秒(従来比約4倍)で読み出せる高速読み出しを実現することで、画素の行ごとの読み出し時間のずれを抑えられる。これにより、露光時間を制御するメカニカルシャッターの無いスマートフォンでも、動きの速い被写体の撮影時に起こりやすいフォーカルプレーンひずみ(行ごとの読み出し時間のずれによる画像のひずみ)を抑えた静止画の撮影が可能になる。

 この結果、図2の撮像例のようにローリングシャッターひずみを除去できた。図3にデバイスの断面SEM写真を示す。図4に主な使用を示す。

図2 読み出し時間1/120秒を実現
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図3 3層積層CISの断面写真
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図4 主な仕様
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