東芝メモリは2019年8月6日(現地時間)、米国サンタクララで開催中のフラッシュメモリー関係の世界最大級のイベント「Flash Memory Summit(FMS) 2019」(2019年8月6~8日開催)の基調講演に同社 SSD応用技術技師長の大島成夫氏が登壇し、NANDフラッシュメモリーやSSDの大容量化や高速化に向けた次世代技術を明らかにした。5ビット/セルや新たな超小型SSDのフォームファクター(形状)など、さまざまな新技術や新製品を紹介した。

基調講演に登壇した東芝メモリの大島氏(撮影:日経 xTECH)
[画像のクリックで拡大表示]

 NANDフラッシュメモリーは微細化の他、3D(3次元) NANDのような積層技術や多値化などによって、容量を増やしてきた。多値化に関しては、SLC→MLC(2ビット/セル)→TLC(3ビット/セル)と増えていき、現状ではQLC(4ビット/セル)に達した。その次として、東芝メモリは5ビット/セルのPLC(Penta Level Cell)を見据えた新技術を開発中だという。同技術では、周辺回路技術の改善やプロセス工程の追加による特性ばらつきの抑制でしきい値電圧の分布幅を従来よりも狭めた。分布幅を狭めた分、多値化につなげる考え。ただし、現状ではPLCは検証中で、5ビット(32種類のしきい値電圧)で書き込んだ段階にとどまる。そのため、しばらく先の技術と位置付ける。

5ビット/セルに向けた技術を発表。スライドは東芝メモリ(撮影:日経 xTECH)
[画像のクリックで拡大表示]

 むしろこの技術をTLCやQLCのNANDフラッシュメモリーに適用するのが先とみる。しきい値電圧の分布幅を狭めた分、TLC品やQLC品の高速化や信頼性の向上につなげることができるという。例えば、QLCにおいて、P/Eサイクル(書き換え回数)で「3000回とTLC並みの回数を達成できるかもしれない」(大島氏)。

 この技術の実用化時期は未定。実用化の際は、前述した、製造プロセスに追加した工程を「できれば省きたい」(大島氏)とする。

この先は有料会員の登録が必要です。今なら有料会員(月額プラン)が2020年1月末まで無料!

日経 xTECHには有料記事(有料会員向けまたは定期購読者向け)、無料記事(登録会員向け)、フリー記事(誰でも閲覧可能)があります。有料記事でも、登録会員向け配信期間は登録会員への登録が必要な場合があります。有料会員と登録会員に関するFAQはこちら