リコー電子デバイスは、同社のCMOS ICのアナログレイアウト設計におけるラッチアップ対策について、「JEDAT Solution Seminar 2018」(9月12日に東京、9月14日に京都で開催)で講演した。登壇したのは、同社の埜々下 真弓氏(設計センター 設計技術部 設計技術一課 スペシャリスト)である。

講演する埜々下 真弓氏。日経 xTECHが撮影

 同氏によれば、CMOS ICのアナログレイアウト設計では複数の検証を行ってきた。DRC(Design Rule Check)、リスク素子の抽出とそのDRC、LVS(Layout Versus Schematics)とERC(Electrical Rule Check)である。これらはラッチアップ対策として機能してきたものの、電流に関するチェック(EM(ElectroMigration)チェック)はしていなかった。このため、アナログレイアウト設計を外注した際などに、グラウンドビア不足によって、ラッチアップが生じてしまうケースがあったという。

CMOSのラッチアップとは。リコー電子デバイスのスライド
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 CMOS ICのラッチアップはCMOS構造中の寄生バイポーラトランジスタによって生じる現象である。すなわち、同構造において電源-グラウンド間にサイリスター(pnpn構造)が形成され、電流が流れ続けてしまい、最悪の場合、ICが破壊される。ラッチアップを防ぐには、この貫通電流が流れないように手を打つ必要がある。

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