米国Santa Claraで2018年5月1日(米国時間)に開催の台湾TSMCのNorth America Symposiumに先立ち、米Synopsys社がTSMC関連のニュースリリースを3件一気に発表した。うち2件は、EUVを使う先端プロセス(5nmと7nm)に関連するもの。もう1件は、競合のFD-SOIプロセスに対抗する22nmプロセスに関連する発表である。

TSMCが「Arm TechCon 2017」(2017年10月24日~26日、米Santa Claraで開催)で見せたプロセス一覧。同社のスライド
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 EUV露光を使う5nm FinFETプロセス「N5」では、早期開始の設計(early design start)に適用するデジタルIC向けおよびカスタムIC向けEDAツール(ソフトウエア)のセット(プラットフォーム)がTSMCの認証を取得した(日本語ニュースリリース1)。具体的なEDAツールは、自動配置配線ツール「IC Compiler II」、スタティックタイミング解析ツール「PrimeTime」、RC抽出ツール「StarRC」、フィジカル(マスクレイアウト)検証ツール「IC Validator」、回路シミュレーター「HSPICE」/「CustomSim」/「FineSim」、カスタムレイアウト設計ツール「Custom Compiler」、トランジスタレベルのスタティックタイミング解析ツール「NanoTime」、シンボリック・シミュレーション・ベースの等価性チェックツール「ESP-CV」、CustomSimの信頼性解析機能である。なお、これらのEDAツール向けのテクノロジーファイルとライブラリー、寄生データはTSMCが供給する。TSMCは2020年の早い時期にN5の生産を始める計画である(関連記事1

 EUV露光を使う7nm FinFETプロセス「N7+」では、DRM(Design Rule Manual)へのSynopsysのEDAツールセット(プラットフォーム)の対応が認証された(日本語ニュースリリース2)。すでに複数の企業が同プロセス向けテストチップのテープアウトを済ませていて、商用チップの設計が進行中だとする。今回の認証によって、さまざまなチップの設計にSynopsys社のツールが適用可能になったという。当該ニュースリリースでは具体的なEDAツールとして、上述の5nmプロセスと同様にIC Compiler IIや、PrimeTime、StarRC、IC Validator、さらに論理合成ツール「Design Compiler Graphical」が挙がっている(関連記事2)。TSMCはN7+の生産を2018年中に開始の予定とされる。

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