アナログ量子ゲート型マシンは、目指すべき本物の量子コンピューターの代わりにはなりえない。一方で、本物のマシンを開発するためには、演算中に誤り訂正を導入する必要があり、開発の難易度が大幅に上がってしまう。それでも、「量子版ムーアの法則」が提唱され、従来の見通しが立たない状況から、「早ければ20年後に完成」という予測も出てきた。

 誤り訂正をしない、アナログ計算限定の量子ゲート型マシンは、近い将来の実用化が見込まれている。では、デジタル計算さえあきらめれば、順調に規模を拡大し、有用性を高めていけるだろうか。

 答えは、かなり否定的だ。第2部で触れたように、そうしたアナログマシンでは、量子ビット1個当たりのエラー率εと回路深度dや量子体積QVの関係から、ただ量子ビット数Nを増やしても有用性が高まるとは限らないからである注1)

注1)QV、つまりそのマシンで実行可能な計算規模を大きくするには、d≧N、すなわちεを1/N2以下に抑える必要がある。つまり、Nが10倍になれば、εは1/100以下にしなければならない。これは非常にハードルが高い。ちなみに、2017年末で米Google社が明らかにしていた量子ゲートマシンの量子ビットのεは、約0.3%と大きい。これではいくらNが50でも、実質的にはN=6~7相当の計算しか実行できない。

 そもそも、量子コンピューターにおいて誤り訂正のない規模拡大は非常に難しいとされ、実用化の見通しが立たなかった時代が長かった。NTTなどとコヒーレントイジングマシン(CIM)を開発した、内閣府のプロジェクト「ImPACT」プログラム・マネージャー 山本喜久氏は、「量子ゲート型の実用化は非常に困難」と考え、CIMの開発に切り替えた。数年前に量子ビット向けの誤り訂正技術(Quantum Error Correction:QEC)が進展したことで、量子ゲート型の実用化に光明が見えてきた経緯がある。ただ、そのQECを導入する道も険しく長い道のりで、幾つもの技術的なハードルが立ちはだかっている(図1)1)。最近の各メーカーのアナログ量子ゲート型への注力は、そのあまりの険しさに対する現実逃避に見えなくもない注2)

図1 狭義の量子コンピューター実現への課題
誤り訂正付き量子ゲート型マシンの諸課題と要素技術の開発順序の見通しを示した。量子ビットの数を増やし寿命を伸ばすだけではなく、量子メモリーや消費電力の低い大規模集積化技術など多くのハードルがある。(図:Yale Universityの2013年の論文1)の図に、本誌が加筆して作成)
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注2)これについて、日本のある量子コンピューターの研究者は、IBM社やGoogle社の焦りを指摘する。「本来の量子コンピューターの開発にこだわっていては、研究開発費が続かない。たとえ特定の問題しか解けなくても、一刻も早く技術の有用性を投資家にアピールしなければ、この先の道筋が描けないと思っているのではないか」(同)。

 QEC導入の最初のハードルが、誤り訂正をするために、膨大な数の量子ビットを集積しなければならないことだ。誤り訂正なしなら、50~100個の量子ビットでも一定の成果を出せる可能性がある。ところが、誤り訂正を入れた途端、必要な量子ビットの数は、量子化学の計算をするなら数千個、RSA暗号を解くなら、数百万~1億個の量子ビットが必要になる。

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