Mooreの法則の終焉が叫ばれて久しいものの、現在のところ、実際に開発されているSoCのトランジスタ数は増加の一途にある。1チップに集積できる回路規模が大きくなることはもちろん、回路が複雑化する。このため、異なるクロックで動作する回路ブロック間の信号のやりとりで動作が不安定になったり、低電力化のために一時的に停止させた回路ブロックを再起動する際のリセット信号が他のブロックの動作に悪影響を与えたりする、といった現象が頻発する。

 こうした大規模かつ複雑なSoCの開発では、設計が難しくなることに加えて、設計検証、特にテープアウト(設計完了)の際に行うサインオフ検証(設計の最終確認)でチェックしなければならない項目が増える。例えば、論理設計のサインオフ検証では、かつては、論理機能だけをチェックしていれば良かった。チップ上に異なるクロックで動作する回路ブロックが増えてくると、「非同期検証(CDC:Clock Domain Crossing Check)」(関連記事1)が必須となった。

 今回、相次いで来日した(正確には、たまたま同じ時期に来日した)論理検証を専門にするEDAベンダー2社に、論理検証の最近の動向やそれに対応したツールなどについて話を聞いた。どちらも20世紀に創業しており、老舗EDAベンダーと言える。1社は1999年に創業の米Real Intent社。もう1社は1998年に創業の米Avery Design Systems社である。記者が話を聞いた順で恐縮だが、両社から聞いた話を以下に紹介する。

Real IntentのNarain氏と日本リアルインテントの鳥澤氏。
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Avery Design SystemsのBrowy氏。PC画面は同社の資料。
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日経テクノロジーオンラインが撮影。

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