Mooreの法則の限界が見えてきたとは言え、現場で開発されるSoCの回路規模は大きくなり、複雑さが増している。設計の工数削減にはIPコアの採用が利くが、設計した回路の検証には決定打がないのが現状である。大規模化・複雑化する検証への取り組みについて、立場が異なるエキスパート4人によるパネル討論会があった。

登壇した4名のパネリスト。日経テクノロジーオンラインが撮影。
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 この討論会は、日本シノプシスが2017年9月8日に東京で開催した「SNUG Japan 2017」で行われた。討論会のタイトルは「検証エキスパートが語る検証効率化の理想と現実」である。パネリストは次の4名。半導体メーカーでSoC開発環境を整備している、東芝デバイス&ストレージ(以下、東芝)の土屋 丈彦氏(半導体研究開発センター 設計技術開発部 参事)。IPコアを開発している、日本シノプシス安藤 弘敬氏(Japan IP R&Dセンター センター長)。設計サービス会社で顧客の検証作業を支援している、CMエンジニアリング湯井 丈晴氏(システム開発部 マネージャー)。機器メーカーでSoCを開発している、キヤノン細川 博司氏(デジタルシステム開発本部 SOCデザインセンター)。

 司会は日本シノプシスの黒坂 均氏(ベリフィケーション・グループ ディレクター)が務めた。パネリストが検証の課題や実践している対策などを語るポジショントーク、司会が出したトピックを題材にした討論、会場の聴講者とパネラーによるQ&Aなどがあった。以下では、これらを通じて、各パネリストが語ったポイント(注:記者が独断と偏見で選んだポイント)を紹介する。

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