本記事は、エレクトロニクス実装学会発行の機関紙「エレクトロニクス実装学会誌」Vol.20 No.4 pp.185-191に掲載された「高密度配線板形成のための微細加工技術」の抜粋です。全文を閲覧するにはエレクトロニクス実装学会の会員登録が必要です。会員登録、当該記事の閲覧は、エレクトロニクス実装学会のホームページからお進みください。

1. はじめに

 近年、スマートフォン、タブレットPCに代表されるモバイル端末(エッジコンピューティング)の急速な普及によりICチップの薄化・小型化が進んでいる。これに対応してこれらを実装する技術にも高密度・薄型化ニーズが高まっている。その代表例として最近ではFO-WLP・PLP(Fan-out Wafer Level Package・Panel Level Package)工法が大きな話題を呼んでいる1),2)。例えばクラウドコンピューティングを担うハイエンドなサーバー用途などでは比較的大きいチップも混載するためにPCB(Print Circuit Board)実装基板も大きく、次世代WLP/PLP仕様と共通した工程とそうでない工程両方存在する。このようにモバイル向けとハイエンド、サーバー向けでは各々異なる実装技術が要求される一方、チップどうしを接続する配線ピッチの幅は仕様によって10μmあるいは5μm以下と微細化要求が高まっている点においては各アプリケーションで共通トレンドといえる。

 現在の実装基板におけるビルドアップ工程を用い10μm以下の高品質且つ高密度なCu配線パターンの形成は実際のインフラ仕様から困難が伴う。既に実用化されているシリコンインターポーザーを用いる方法が挙げられる3)。しかし将来その先の世代の微細化、大容量化トレンドを鑑みると、むろんコストに関して課題であろうが、それよりも高周波的仕様観点から配線が熱ロス起因課題に陥ってしまう恐れがある。

 実装基板に微細配線を導入するコンセプトとしてはIntelが発表したEMIB(Embedded Multi-die Interconnect Bridge)と言われる、小さなシリコン基板に形成した微細な高密度配線チップを従来のビルドアップ工程の途中に埋め込むことで隣接するシリコンダイを近接搭載する実装技術例があげられる4)。他にも新光電気工業が発表したi-THOP(Integrated Thin film High density Organic Package)と言うビルドアップ工程上層に感光性絶縁膜とスパッタ成膜技術を使った微細配線層を積層する方法が挙げられる5)。これら事例は正しく既存インフラ技術と半導体微細加工技術を融合させた実装方法と言える。そして近い将来に基板(表面)そのものに自由にシステムインテグレーション(あるいはHeterogeneous)実装できる様な、つまり多様なデザイン仕様にも対応力が発揮できる様な実装基板が必要になるであろうと考えた。

 現在、われわれは上記に述べた高密度実装ニーズを想定し、実装基板のビルドアップ配線形成工程において、半導体多層配線を形成する微細化加工技術のコンセプト、具体的にはプラズマエッチングの技術を導入する研究開発を進めている6)~8)。配線サイズとして、Viaは10μmあるいはそれ以下、L&Sでは2μm/2μmを目指す。配線形成工程で流れる基板のサイズは最終的に510mm×510mmといった四角基板(パネル)である。したがって基板の反りや耐熱性および機械的特性理解など、パネルならではの多様なハンドリングノウハウを蓄積する必要もあり、従来のシリコンウエーハ工程とは異なる課題が存在する9)。本稿は、半導体微細加工技術の導入の有用性について開発状況を報告する。

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