米国テキサス州フォートワースで開催の「ITC(International Test Conference)2017」(本会議:2017年10月31日~11月2日)のセッション10「DFT Architectures and Compression」において、米Cadence Design Systems社はテストパターン圧縮に関して講演した。この講演では、高圧縮率の実現のためのパターン展開回路及び圧縮回路に関する工夫が示された。

ここからは有料会員の登録が必要です。