米国テキサス州フォートワースで開催の「ITC(International Test Conference)2017」(本会議:2017年10月31日~11月2日)のセッション3「Scan Architectures」では、スキャンアーキテクチャーに関して4件の講演があった。実用化されて久しいスキャン設計技術だが、まだまだ工夫の余地があることが示された。

 このセッションの4件の講演のうち3件はスキャンテスト時の電力消費を意識したものだった。スキャンテスト時は通常動作時に比べて消費電力が増大するため、誤動作が問題になることがある。その対策として、様々なスキャン構造及や様々なテストパターン生成方法が開発・適用されてきた。近年、この問題に対する論文発表が減少していたため、筆者はこの問題は実用的には解決されたと考えていた。しかし今回のITC2017で、この問題に対する3件の論文発表があり、筆者の認識は覆された。

 3件のうち1件はインドTexas Instruments社の発表である(講演番号 3.1)。同社は、スキャンテストにおいてスキャン周波数を上げると、消費電力が過剰になりIRドロップが発生する、という問題に取り組んだ。この問題の解決策として、スキャンチェーンを分割する方法を提案した。

 スキャン時の消費電力低減手法の1つとして、従来からスキャンチェーンを分割する手法は提案されているが、通常クロックを分配するクロックツリーに悪い影響を与えるという問題があった。そこで、著者らは、スキャン周波数のスケーリングとスキャンチェーンのN分割を上手く組み合わせて、スキャンテスト時の消費電力を削減する方法を提案した。同方法を45nmプロセスのSoCの様々なコアで評価した結果、40%以上のスキャンテストにおいて消費電力削減を実現したとのことだった。

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